FAQ - 音频模数变换器

回答

时钟引脚为Hi-Z，数据输出引脚为低电平

回答

PDN引脚的上升时间并没有特殊规定。

回答

Power-down的解除，是由PDN引脚高电平和主时钟 (MCLK) 输入后的LRCK时钟的边缘决定的。

回答

Power-down (PDN引脚=H→L) 以后，停止输入时钟。有些芯片具有通过停止时钟来自动实现Power-down的功能。详细请参考各芯片数据手册。

回答

没有问题。上电后，将PDN引脚由 "L "变为 "H"。请注意保持低电平状态的时间至少为最小复位时间 (tPD)。

回答

只要是上电后，无论是否解除Power-down，都可以输入时钟。

回答

时钟输入的顺序没有限制。

回答

是指由于MCLK和LRCK是从同一时钟源分压产生的，所以相位差并不是问题。

回答

没有限制。但请使用单调增减的时钟，包括高频噪音。

回答

Δ-Σ调制器的工作是基于主时钟的。由于通道时钟 (LRCK) 和串行数据时钟 (BICK) 只用于芯片内部数据输入/输出和锁存，所以LRCK和BICK出现抖动一般也不会影响音质。

回答

这取决于输入形态。单端输入时应保持开放。差分输入时，输入+和输入-引脚有可能是开路的，或者+和-引脚短路开路，或者连接到GND。详细请参考各芯片数据手册。

回答

输入容量小于5pF。

回答

如果有上拉/下拉电阻，数据手册中会有明确标记。

回答

如果关闭ADC的输入HPF，有可能产生直流偏移。

回答

请参考电路例。

回答

+/-2.8Vpp规格单位的含义是：AINxP引脚 (任意差分输入对的输入端) 的交流信号电压部分的摆幅电平为2.8Vpp，而AINxN引脚的摆动相位相反，即为-2.8Vpp。

在实际应用中，差分对的摆幅为AINxP-AINxN=5.6Vpp。请注意，这只是驱动ADC到满量程时信号摆动的交流部分，电压值并没有以地为基准。所以实际信号还应包含一个直流偏置电压。

外部提供的直流偏置电压应设置为模拟电源电压的大约1/2。

回答

2.8Vpp是指AINx引脚 (任意一个单端通道的输入端) 摆动交流信号的摆幅是2.8 Vpp。请注意，这只是驱动ADC到满量程时信号摆动的交流部分，电压值并没有以地为基准。

所以实际信号需要包含一个直流偏置电压。VCOM=(模拟电源电压/2)VDC是通过电容耦合,由内部自偏压电路来提供。

回答

除AK5730，AK5522和AK5703外，不允许使用交流耦合输入。高性能差分输入芯片一般需要严格匹配OP-Amp电路与输入端采样和保持电路。

这些输入不包含任何集成的自偏压电路。外部偏置虽然可能使用，但很可能导致性能下降，特别是THD+N。

回答

芯片要正常工作，必须同时向差分输入AINxP引脚输入信号，并向AINxN引脚输入相位相反的信号。

如果只驱动差分对输入信号的一侧，会导致电平下降6dBFS，失真特性降低。

回答

Idle Noise是指在ADC正常运行时，没有输入信号时的数字输出。与S/N规格的输出相同。

回答

在Power-down状态下 (PDN=”L”)，寄存器访问是无效的。只有在Power-down解除后才可以访问寄存器。

有些芯片在音频时钟停止时是不允许访问寄存器的。各芯片的寄存器访问条件请参考各数据手册。