FAQ - Audio SRCs

Data 출력 Format에 관해서 LSB Data를 출력한 뒤 SDTO의 출력 Level은 어떻게 됩니까? (Hi-Z, H Level, L Level?)

[Q0062]

Answer

SDTO 핀은 Low Level 출력이 됩니다.

입력 Bit Alignment 설정보다 긴 Bit Alignment의 Data를 입력한 경우, 하위 Data는 어떻게 됩니까?

예 : 입력 Data Bit 길이 : 20Bit, 입력 Data 24Bit의 경우 하위 4Bit는 어떻게 됩니까?

[Q0063]

Answer

하위 Data는 SRC 내부에 포함되지 않습니다.

SRC 제품의 DITHER 설정을 ON 상태에서, Zero Data를 입력한 경우 SRC 출력은 어떻게 됩니까?

[Q0064]

Answer

SC는 Zero Data가 출력됩니다.

AK4121A에서 입출력 간의 Group Delay를 알려주세요.

[Q0065]

Answer

Group Delay는 아래의 계산식으로 산출 가능합니다. 출력 Port  Format에 따라 다릅니다.

1.Output Format :LSB/MSB justified일 때:Group Delay =55/fsi+2.5/fso
2.Output Format :I2S일 때:Group Delay =55/fsi+2.0/fso
 (Sample Rate 입력:fsi, 출력:fso)
단, 1fsi/1fso 정도의 차이는 있습니다.

AK4127에서 입력의 LRCK/BICK이 멈춘 경우 어떻게 됩니까? 그 후 통상의 신호(BICK, LRCK, SDTI Data)를 재입력하면 통상 동작으로 돌아갑니까?

[Q0066]

Answer

입력쪽의 LRCK/BICK이 멈추면 내장 PLL이 Unlock 상태가 되어 SDTO 출력이 Zero가 됩니다. 이 때 출력이 돌연 Zero가 되기 때문에 Pop Noise가 발생합니다.

Soft Mute 기능 또는 Zero Data를 넣는 것으로 click 음을 회피하는 것이 가능합니다. 이 때 다시한번 LRCK/BICK 입력되면 PLL이 Lock되어 통상의 상승 동작을 합니다.

Clock 입력 후 100ms 후에는 정상적인 Data가 출력됩니다.

AK4127의 입출력 간의 Group Dalay 를 알려주세요.

[Q0067]

Answer

AK4127의 출력 지연 시간은 아래와 같습니다.
Group Delay:54/fsi+2/fso
 (Sample Rate 입력:fsi, 출력:fso)
단, 1fsi/1fso 정도의 차이는 있습니다.

AK4127에서  PLL 참조 Clock (REFCLK) 을 선택할 때의 방법에 대해서 알려주시기 바랍니다.

[Q0068]

Answer

REFCLK의 주파수가 빠른 쪽이 Lock 하기 쉽고, Lock 시간도 빠르다는 장점이 있습니다.

AK4128A에서 동기 Mode로 입력 TDM Format의 Data (48KHz, 24Bit) 을 4계통 Stereo I2S (44.1KHz, 16Bit) Data로 변환 가능한가요?

[Q0069]

Answer

Sampling Rate 변환, Bit 길이 변환이 가능합니다.

AK4128A를 동작시키기 위해 Input Port쪽의 Master Clock (IMCLK)의 입력은 필요한가요?

[Q0070]

Answer

IMCLK는 반드시 필요하지 않습니다. 각 입력 Port IBICK, ILRCK에서 Data를 가져올 수 있습니다. IMCLK Clock은 SRC의 출력 Port에 연결되는 Converter Master Clock으로써 사용이 가능합니다.

AK4128A에 대해 Group Delay 시간을 가르쳐 주십시오. 또한 Block도에 "DEM", "FIR" , "SRC" 기능이 각각 그려져 있습니다만, Group Delay는 FIR이 대부분 인가요? "DEM", "SRC" 부의 지연은 있습니까?

[Q0071]

Answer

AK4128A의 출력 지연은 64/fs=54/fsi+10/fso 가 됩니다. 단, 1/fs 정도의 오차는 있습니다. (55/fsi+9/fso 또는 53/fsi+11/fso)

입력쪽 지연의 54/fsi의 대부분은 FIR 부분 입니다. DEM 부분의 지연은 없습니다. SRC의 지연은 10/fso 입니다.

AK4127, AK4128A, AK4129 Bypass Mode 설정시에서, 입력부터 출력까지의 Group Delay를 알려주세요.

[Q0072]

Answer

ILRCK=OLRCK 이 같은 위상의 조건인 경우 입력, 출력 Port의 Audio Data Format에 따라 다릅니다.
입력              →  출력
I2S                 →   LSBJ/MSBJ  :   1.5/fs
I2S                 →   I2S                :    1.0/fs
LSBJ/MSBJ   →   LSBJ/MSBJ   :   1.0/fs
LSBJ/MSBJ   →   I2S                 :   0.5/fs
단, Data취득 Timing에 의해 1fsi 정도의 오차는 있습니다.

AK4129로 입력 24Bit → 출력 16Bit 의 경우, 남은 Bit 신호 8Bit 분은 어떻게 처리됩니까?

[Q0073]

Answer

SRC BLock은 24Bit 로 처리됩니다. 그러나 16Bit 출력 설정으로 한 경우에는 SRC 결과를 16Bit 에서 반올림하여 출력합니다.

AK4129에서 아래의 변환은 가능합니까?
TDM Data Input (fs=192/96kHz) → TDM Data Output (fs=48kHz)

[Q0074]

Answer

입출력 Port 모두 TDM Mode는 대응하고 있습니다만, Sample Rate의 Max는 48kHz 입니다.

AK4129에서 아래의 변환은 가능합니까?
TDM Data Input (fs=48kHz) + I2S 2ch Data Input (fs=48kHz) → TDM Data Output (fs=96kHz)
(입력TDM은 비동기)

[Q0075]

Answer

비동기의 2개의 TDM 소스를 변환하는 기능은 없습니다. 또한 출력 측 fs가 사양외 로 됩니다.

AK4129에서 아래의 변환은 가능합니까?
TDM Data Input (fs=48kHz) + I2S 2ch Data Input (fs=48kHz) → TDM Data Output (fs=96kHz)
(입력원은 비동기)

[Q0076]

Answer

TDM과 I2S 2개의 입력 Source를 변환하는 기능은 없습니다. 또한 출력 측 fs가 사양외로 됩니다.

AK4129에서 아래의 변환은 가능합니까?
I2S x 3 Data Input (fs=48KHz) → TDM Data Output (fs=192KHz)

[Q0077]

Answer

AK4129 출력 Port의 TDM Format은 fs는 192KHz은 대응하고 있지 않습니다. 48KHz까지 대응하고 있습니다. 입력 측 Port는 비동기,동기 모두에 대응하고 있습니다.

AK4129에서 아래의 변환은 가능합니까?
32Bit/slot의 TDM Format은 대응하고 있습니다만, 이것을 24Bit/slot Format의 TDM Format에는 대응하고 있습니까?

[Q0078]

Answer

AK4129에서 TDM Format은 1Slot당 Bit수는 32Bit 고정이므로 24Bit로 줄이는 방법은 없습니다.

AK4129에서 Clock을 전환할 경우, Power Down하거나 RSTN Bit를 0으로 하도록 기재되어 있습니다만, Power Down/Reset을 하지 않으면 어떤 영향이 있습니까?

[Q0079]

Answer

Power Down을 하지않고 Clock 전환을 하면 이음이 출력 될 가능성이 있습니다.

Power Down/RSTN Bit 을 넣어 주시는 것이 가장 좋습니다만, Mute를 걸고 주파수변경을 수행, 일정시간(사양서 참조) 대기, Mute를 해제하는 방법도 있습니다.

AK4128A를 한 개 사용해서 입력 8ch를 동기 모드로 동작시킬 경우, 출력 8ch의 위상이 틀어질 수가 있나요?

[Q0080]

Answer

위상이 틀어지는 것은 발생하지 않습니다.

AK4128A를 2개 사용해서 입력 16ch를 동기 Mode로 동작시킬 경우, 출력16ch의 위상 틀어짐이 있습니까?

[Q0081]

Answer

AK4128A의 SRC Blcok은  내장 OSC로 작동합니다. 만약 외부 Clock (IBICK, ILRCK, OBICK, OLRCK)이 똑같다고 하더라도 이 두 가지 내장 OSC의 동작 주파수는 Chip마다 동일하게 되지는 않습니다.

SRC 블록은 서로 다른 주파수에서 작동하고 있기 때문에 변환 Timing이 틀어 질 수도 있습니다.

그 결과 두 SRC 출력 데이터의 위상은 약간 틀어질 가능성이 있습니다.

FAQ - Audio SRCs

Sample Rate Converters

[Q0062]
・Regarding the data output, what is the output level of SDTO after outputting LSB data? 
(Indefinite, H level, L level?)
A.
・The SDTO pin output is Low level after sending LSB data.
Was it helpful?
Yes
No
Thank you We will reflect your opinion on the improvement of the web content.
[Q0063]
・What happens to the trailing data after inputting LSB data that has longer bit length than the input bit length setting? 
 For example, what happens to the lower 4-bit if the input data is 24-bit when input data bit length setting is 20-bit?
A.
・Lower LSBs are not taken into the internal SRC.
Was it helpful?
Yes
No
Thank you We will reflect your opinion on the improvement of the web content.
[Q0064]
・What happens to the SRC output when zero data is input SRC inputs with the DITHER setting ON?
A.
・The SRC device outputs zero data.
Was it helpful?
Yes
No
Thank you We will reflect your opinion on the improvement of the web content.
[Q0065]
・How long is group delay of the AK4121A?
A.
・Group Delay can be calculated by the following formula. It depends on the format of the output port. 
 1. Output format is LSB/MSB justified: 
Group Delay = 55/fsi + 2.5/fso 
 2. Output format is I2S: 
Group Delay = 55/fsi + 2.0/fso 
 (Sample Rate input: fsi, output: fso) 
 However, there are variations in group delay, the max. of 1/fsi or 1/fso depending on the data latch timing.
Was it helpful?
Yes
No
Thank you We will reflect your opinion on the improvement of the web content.
[Q0066]
・What happens if the external LRCK/BICK input stops on the AK4127? After that, will the AK4127 return to normal operation by resuming clock input (BICK, LRCK, SDTI data)?
A.
・When LRCK/BICK input is stopped, the built-in PLL enters UNLOCK state and the SDTO output becomes zero data. At this time, the output data suddenly becomes zero, so pop noise will be generated. It is possible to avoid pop noise by soft mute function or inputting zero data. When LRCK / BICK is input again, the PLL locks and normal power-up operation is executed. Normal data can be output 100 ms after clock input.
Was it helpful?
Yes
No
Thank you We will reflect your opinion on the improvement of the web content.
[Q0067]
・How long is group delay of the AK4127?
A.
・Group delay of the AK4127 is as follows. 
 Group Delay: 54/fsi + 2/fso 
 (fsi: sample rate of input port, fso: sample rate of output port) 
 However, there are variations in group delay, the max. of 1/fsi or 1/fso depending on the data latch timing.
Was it helpful?
Yes
No
Thank you We will reflect your opinion on the improvement of the web content.
[Q0068]
・What should I care about when selecting the reference clock (REFCLK) of the PLL of the AK4127?
A.
・There are advantages if the reference clock frequency is faster. PLL is more easily locked and the lock time is quicker.
Was it helpful?
Yes
No
Thank you We will reflect your opinion on the improvement of the web content.
[Q0069]
・Is it possible to convert TDM format data (48 KHz, 24-bit) to 4 channels of non-TDM I2S format data (44.1 KHz, 16-bit) with the AK4128A in input synchronous mode?
A.
・Yes, this is an example of how it is variously possible to convert TDM/non-TDM, I2S/MSB/LSB justified, sample rate, and bit length.
Was it helpful?
Yes
No
Thank you We will reflect your opinion on the improvement of the web content.
[Q0070]
・Is the master clock input (IMCLK) of the input port necessary to work on the sample rate conversion on AK4128A ?
A.
・The master clock input is not necessary to work SRC function. Data is clocked to IBICK, ILRCK. 
The master clock input could be used as the master clock of the device connected to the output port in bypass mode.
Was it helpful?
Yes
No
Thank you We will reflect your opinion on the improvement of the web content.
[Q0071]
・How long is group delay of the AK4128A? 
As there are "DEM", "FIR" and "SRC" functions in the block diagram, does the "FIR" block have the most of group delay? 
Does group delay occur in the "DEM" or "SRC" block?
A.
・Group delay value of the AK4128A is 54/fsi + 10/fso (typ.). 
However, there are deviations of about ±1/fs. (55/fsi + 9/fso or 53/fsi + 11/fso) 
Most of delay time is occurred in the FIR block (54/fsi). 
There is no delay in the DEM block. The rest of delay time is generated at the SRC block (10/fso).
Was it helpful?
Yes
No
Thank you We will reflect your opinion on the improvement of the web content.
[Q0072]
・How long is group delay in the bypass mode of the AK4127, AK4128A and the AK4129?
A.
・It depends on Audio data format of input and output port on the condition of the same phase between Input LRCK and Output LRCK. 
 Input port  →  Output port 
 I2S              →  LSBJ/MSBJ :  1.5/fs 
 I2S              →  I2S              :  1.0/fs 
 LSBJ/MSBJ   →  LSBJ/MSBJ :  1.0/fs 
 LSBJ/MSBJ   →  I2S               :  0.5/fs 
 However, there are variations about 1/fs.
Was it helpful?
Yes
No
Thank you We will reflect your opinion on the improvement of the web content.
[Q0073]
・When the AK4129 converts 24-bit input to 16-bit output, how is the remaining LSB 8 bits processed?
A.
・The SRC block is processed with 24-bit data. However, when 16-bit output setting is selected, the result of SRC is rounded into 16-bit and output, with dither added to the LSB if dither is enabled.
Was it helpful?
Yes
No
Thank you We will reflect your opinion on the improvement of the web content.
[Q0074]
・Is the following conversion possible with the AK4129? 
TDM data input (fsi=192/96kHz) → TDM data output (fso=48kHz)
A.
・The AK4129 supports TDM mode, but does not support fs 192KHz and 96KHz. The maximum sample rate is up to 48kHz in TDM mode for both input and output ports.
Was it helpful?
Yes
No
Thank you We will reflect your opinion on the improvement of the web content.
[Q0075]
・Is the following conversion possible with the AK4129? 
2x asynchronous TDM data input (fsi=48kHz) → TDM data output (fso=96kHz)
A.
・The AK4129 does not support two asynchronous TDM input sources. The sample rate at the output port is also out of spec.
Was it helpful?
Yes
No
Thank you We will reflect your opinion on the improvement of the web content.
[Q0076]
・Is the following conversion possible with the AK4129? 
TDM data input (fsi=48kHz) + I2S 2ch data input (fsi=48kHz) (Input sources are asynchronous) → TDM data output (fso=96kHz)
A.
・The AK4129 does not support TDM and I2S at the same time on the same port. The sample rate at the output port is also out of spec.
Was it helpful?
Yes
No
Thank you We will reflect your opinion on the improvement of the web content.
[Q0077]
・Is the following conversion possible with the AK4129? 
3 x I2S data input (fs=48kHz) → TDM data output (fs=192 kHz)
A.
・The AK4129 does not support 192kHz in TDM format on the output port. The output port supports TDM format up to fso = 48kHz. Three streams of I2S format data on the input port are available in both synchronous and asynchronous mode.
Was it helpful?
Yes
No
Thank you We will reflect your opinion on the improvement of the web content.
[Q0078]
・The AK4129 supports 32-bit BICK/data slot in TDM format in the specifications. Is 24-bit BICK/data slot supported in TDM mode?
A.
・The AK4129 supports only 32-bit BICK/data slot in TDM mode.
Was it helpful?
Yes
No
Thank you We will reflect your opinion on the improvement of the web content.
[Q0079]
・The datasheet says "it should be reset by the PDN pin or RSTN bit in serial control mode" when external clock is changed. Without PDN pin/RSTN bit setting, what happens with the output of the AK4129?
A.
・The AK4129 may generate pop noise when the external clock is changed without PDN pin/RSTN bit setting. An alternative way to avoid pop noise is to put the AK4129 into mute state when changing clocks.
Was it helpful?
Yes
No
Thank you We will reflect your opinion on the improvement of the web content.
[Q0080]
・When using a single AK4128A for an 8ch input system and operating it in synchronous mode, is there any phase shift on 8 channels?
A.
・There is no phase shift on 8 channels.
Was it helpful?
Yes
No
Thank you We will reflect your opinion on the improvement of the web content.
[Q0081]
・When using two of AK4128A's for a 16ch input system and operating them at the same time in synchronous mode, is there any phase shift between two AK4128A's (16ch output)?
A.
・The SRC block of the AK4128A is operated by built-in OSC. Even if the external clocks (IBICK, ILRCK, OBICK, OLRCK) are the same on the two AK4128A's, the conversion timing will not be exactly the same because each device has a free-running clock that influences the conversion timing. 
This means there may be some small signal phase shift reflected in the SRC output data.
Was it helpful?
Yes
No
Thank you We will reflect your opinion on the improvement of the web content.

VELVET SOUND